基于TMS320F206的電網數據處理板設計

    時間:2024-09-13 16:26:06 理工畢業(yè)論文 我要投稿
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    基于TMS320F206的電網數據處理板設計

    摘要:介紹了基于DSP芯片TMS320F206的電網采樣處理板的軟、硬件設計方法,對硬件各模塊電路的工作原理作了重點的討論,同時給出了該電網數據處理板的主程序和中斷處理程序流程圖。

    1 引言

    隨著電力系統新型負荷及非線性負荷的大量增加,電力系統的電壓和電流波形會發(fā)生嚴重畸變,從而給電力系統帶來很大的“電網污染”。特別是用戶內部短路以及開關操作、變壓器或電容器組投切時的短時中斷均會引起暫態(tài)、瞬時過電壓以及電壓凹陷、凸起或短時供電中斷等電能質量擾動問題。同時電網系統中的諧波成份也越來越復雜,嚴重的電力“污染”對某些行業(yè)(如醫(yī)院的精密儀器、微計算機系統以及智能電子、工業(yè)過程控制中的微處理器等)構成了巨大的威脅,甚至造成“瀑布”式的連鎖反映,從而引發(fā)電網崩潰的事件。所以,電力系統中電網數據的精確采集、故障判斷、數據處理已成為電網正確運行的焦點。

    現有的電網質量分析板受器件和分析方法的限制,大多對系統中的暫態(tài)、短時擾動信息難以快速、準確地捕捉。隨著高速數字信號處理?DSP?技術的發(fā)展及其制造成本的降低,DSP技術在電力系統的各個研究領域得到了廣泛的應用。表1是DSP方式與傳統芯片處理方式的能力對比,從中可以看出DSP用作處理器的優(yōu)勢。

    表1 DSP與傳統芯片處理能力對比表

    CPU系統采樣通道數DFT計算時間采樣時間/(μs)采樣結果精度(%)TMS320F206晶振:10MHz40整型30點28μs240.280C196晶振:12MHz16整型12點1500μs1600.580C51晶振:12MHz8整型12點1500μs600.5

    2 基于TMS320F206的硬件設計

    基于DSP處理板的主體設計思想是采用DSP芯片TMS320F206構成數字處理系統,并以下位機為主體實現實時采樣、數據處理、分析和短時儲存,然后與上位機進行數據通訊,以及利用遠程計算機進行展示和數據庫存儲管理等。具體操作如下:

    (1)用處理板測量并計算三相電流、電壓的有效值、有功功率、無功功率以及功率因數;對40Hz~2MHz頻率輸入信號進行測頻采樣;

    (2)對數據進行處理,分析查錯,給出報警類別,并給出開關量輸出信號以便進行開合閘操作;

    圖2

    (3)對電壓、電流的l~63次諧波進行分析,給出幅度、相位以及三相電壓、電流的總畸變率;

    (4)通過16C552芯片UART擴展2個RS-232和一個RS-485接口以便與上位機進行數據交換,同時擴展一并行口以與打印機相連;

    (5)用看門狗進行刷新、復位并實時檢測系統;

    該處理板的主控芯片選用定點DSP芯片TMS320F206。系統的硬件功能框圖如圖1所示。

    該電網采樣數據處理板的功能是在數字信號處理芯片TMS320F206的控制下完成的。數據采樣模塊采用的3片高速14位A/D芯片MAX125在工作時外接與16C552公用的16MHz時鐘,因其并行接口數據訪問和總線釋放的時間特性與DSP的特性兼容,因此,其轉換結果可由DSP不加等待狀態(tài)而直接讀取。3片MAX125在此用12路進行同步采樣?不用的通道為防干擾應接地。電壓、電流等模擬量通過變壓器轉換成-5V~+5V的電壓,并在濾波后接入MAX125,轉換開始信號由DSP的引腳TOUT提供給3片MAX125的CONVST引腳,并在上升沿啟動采樣,片內的時序發(fā)生器可控制指定的通道以使其按順序進行轉換,并將結果存儲在片內14Bit×4的RAM中,轉換結束后,每片MAX125的INT引腳變低?3片通過CPLD或門輸出給DSP。讀取結果時,執(zhí)行連續(xù)讀操作,第一次讀到的是第一通道的數據,第二次讀的是第二通道的數據,依此類推。

    16C552是TI?TLl6C552?、EXAR?ST16C552? 、VLSI?VL16C552?等公司生產的異步通信芯片。在采樣處理板中?16C552可作為RS232、RS485串口和打印機并口的擴展芯片,并通過MAX232驅動芯片來和MAX1486驅動芯片與上位機進行通訊。圖2為UART擴展的電路圖。

    圖4

    由于TMS320F206僅有一個同步通訊口,因而設計中采用DSP的UART擴展。同時由于輸入輸出接口的資源有限,故采用了CPLD擴展。圖2中將DSP及電源、地、光電耦合器等做了簡化,有興趣的讀者可以查詢相關資料。本系統中16C552的串口和并口都工作在中斷工作方式,16C552的CLK端外接15.9744MHz晶振時,可通過設置除數寄存器的高、低位DLM、DLL來確定通訊的波特率。

    在硬件電路設計中,l6C552的片內寄存器選擇線A0~A2以及讀寫信號均由DSP直接控制。串、并行通道的片選線CSA、CSB和CSP則由CPLD直接控制,可根據需要選擇串行通信方式還是并行通信方式。為防止干擾,

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